verilog case

来源：学生作业帮编辑：拍题作业网作业帮分类：综合作业时间：2024/05/21 08:19:28

verilog case
如case（{bit2,bit1,bit0})
3'b001:begin
.
end
3'b010:begin
...
end
3'b100:begin
...
end
default:
endcase
和 case（1'b1)
bit0:begin
.
end
bit1:begin
...
end
bit2:begin
...
end
default:
endcase
在综合过程中,使用哪种比较好?
前者综合后面积大,而后者综合后面积小

我从没有见过第2种写法
请使用第一种用法,另外,写case的时候千万要写 default,即使你条件写满了也要写default,避免产生latch
coding rule 是很死的东西,要遵守,就像遵守法律一样
可参考 huawei coding rule

verilog中if else中能套if else吗,有啥错误啊,为什么?case中能套if else吗 case中能套数字逻辑设计求给出verilog程序用case语句实现操作码的译码输入a和b verilog中 verilog HDL Case verilog 中always语句 verilog的one verilog中assign verilog hdl 中的符号 verilog的repeat语句 verilog语句理解问题 verilog中a