Verilog Modelsim 程序问题——1位全加器

来源：学生作业帮编辑：拍题作业网作业帮分类：综合作业时间：2024/04/30 20:10:34

Verilog Modelsim 程序问题——1位全加器
源文件
module adder(sum,co,cin,x,y);
input x,y,cin;
output sum,co;
assign {co,sum}=x+y+cin;
endmodule
测试文件
`timescale 1ns/10ps
module adder_test;
reg x,y,cin;
wire sum,co;
initial
begin
x=0;y=0;cin=0;
#100 x=1;y=0;cin=0;
#100 x=0;y=1;cin=0;
#100 x=1;y=1;cin=0;
#100 x=0;y=0;cin=1;
#100 x=1;y=0;cin=1;
#100 x=0;y=1;cin=1;
#100 x=1;y=1;cin=1;
end
endmodule
最后的波形里面的结果问什么一直是高阻没有结果?程序哪错了?

你的激励文件跟你的源文件完全没有关联,结果必然是这样

1.用Verilog HDL的行为描述设计一个带进位输入,输出的1位全加器如何用1位全加器构成4位超前进位全加器用Verilog HDL写8位超前进位加法器程序? verilog语句理解问题 verilog always问题 EDA程序问题请用VHDL语言编写一条程序：全加器十进制程序.就是在十那里产生进位,然后低位清零.我是新手,还请各位大师请解释下Verilog HDL程序 Verilog HDL的一个程序是什么意思? 用verilog代码编写下面的程序问个verilog语法问题, 关于Verilog always语句的问题 verilog 关于Always @（）的问题