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FPGA中verilog语言这个U

来源:学生作业帮 编辑:拍题作业网作业帮 分类:综合作业 时间:2024/04/28 02:43:20
FPGA中verilog语言这个U
程序最开头有个这个:`define UD #1
always @ (posedge SYSCLK or negedge RST_B)
begin
if(!RST_B)
LED_SCAN_CNT
那是定义了一个延时 LED_SCAN_CNT
再问: 求教这里的延时有什么作用?单位是ns?
再答: 没什么用 这种写法都是仿真的时候用的 是不可综合成电路的 延时就是延时呗 就是等一会再赋值啊 能有什么作用啊
再问: 好的,多谢了哈