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下面是VHDL的核心部分,当CE减为一半时,OUT0赋值为0.但这句话一直有问题:if CE=CR/2 then ,

来源:学生作业帮 编辑:拍题作业网作业帮 分类:数学作业 时间:2024/05/15 13:17:43
下面是VHDL的核心部分,当CE减为一半时,OUT0赋值为0.但这句话一直有问题:if CE=CR/2 then ,
signal CR:std_logic_vector(15 downto 0); --计数器寄存器,放置初始值
signal CE:std_logic_vector(15 downto 0); --减1计数单元
if falling_edge(CLk0) and bz3='1' then
CE
CE=‘0’&CR(6 TO 0),就是 CR右移1位,高位补0,相当于除以2.