计数器设计

因为是手机,电路图没法给,我可以给你个方案.74ls161是异步置数同步清零十六进制计数器,构成24进制计数器有两种方法：1.异步置数法.因为是异步,所以不用等待时钟信号就可以直接置数,构成24进制计

最佳给我

modulebcd(inputi_clk,//clockinputi_rst_b,//resetinputi_set,//setinput[3:0]i_set_data,//inputi_add,//

我也不是专业人士,就我的理解来说吧.设计计数器一般都是用触发器,不管是D触发器或RS或JK也好,其注意的就是要让计数输出引脚按二进制的格式递增或递减,而且触发器的选择多是边沿触发,这样才能对脉冲进行正

这个东西,不难啊,查一手册不就知道了,真懒给你参考

原理其实很简单,74LS161是四位二进制的计数器,只要做24进制的话,需要两片161芯片,且低位计数满8,高位满1,条件同时成立时产生信号置位计数器或在低位满7,高位满1产生清零信号；60进制同理.

把一个74161的Q3作为这一级的进位输出端,它就是一个八进制计数器.第一级的4个输出端（Q3,Q2,Q1,Q0）就是8,4,2,1.这个第一级的计数输入是从CLK端输入的,第二级的CLK接第一级的Q

“带进位”指和的最高位为1,且位数比加数的位数大.如两位加法器,11+10=101得数已经超出了两位,最高位的1就是“进位”.正规的答案是：得数为01,进位为1.简单说带进位的,比不带进位的计数器,在

74160改写成74161即可

你好：我才用同步置数法,74ls161和一个两路与非门搭出的四进制计数器.希望我的回答能帮助到你.

74ls161为单时钟同步十六进制加法计数器,附加控制端有Rd’,Ld’,ET和EP,其中Rd’为置零输入端,Ld’为置数输入端,ET和EP为保持计数状态控制端.那么你要做五进制计数器有两种方法,置零

如果是加法器~则信号加载在UP端,若是从零开始,则A,B,C,D,不需要预置,因为当元件自由运行时,输出是从0000~1001；若是从非零开始,则需要通过LD端子预置A,B,C,D的值.假如是从2-6

LIBRARYIeee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcount24ISPORT(en,clk:INS

161是模16的.一片没法弄吧~一般用390芯片,可以实现100以内任意模值计数器60==01100000将第二个,第三个输出用与非门实现清0

问题为时序逻辑电路应用，但都问的不明确：1中显示为如下什么意思？按000-001-010-100-000状态循环？即改变161的进制，将16进制改为4进制？看你所提供的状态循环有些难度，要两个译码电路

编一个三菱的程序给你：X0－计数信号输入X1－复位按钮Y0－指示灯LDX0OUTC0K6LDX1RSTC0LDC0OUTY0END

JK触发器和门电路组成的同步计数器电路“和“计数回到我阔别多年的母校-实验小学,我去的时候简直不敢

首先JK相连得到一个T触发器,输入T(就是JK),CTRL,输出Q设四个T的输出状态是Q3Q2Q1Q0也就是每高一级（每高一位）由低位来驱动T0123连1C0连CLKC1连Q0C2连Q1C3连Q2这样

160就是十进制的不用设计回答完毕

你关于carry的描述和你的伪代码不一致啊.modulecounter(inputclk,rst,prst,load,cnt_en,up_down,input[8:0]in,outputreg[8:0